IFOCオリジナルブラシレスESC(基板設計～図面作製まで)

前回の記事(構想～作図まで)はこちら。

IFOCオリジナルブラシレスESC(構想～作図まで)

頭が痛くなる作業(2021/01/W3)～

とうとう図面が完成し、いよいよ配線作業開始。
M.2 SSD用ヒートシンク(だいたいW22xH70)を乗せるために、高さを考えて部品を配置しないといけない。
且つ、外部から触るものや見るものはヒートシンクの下にあってはいけない(テストポイントは除く)。

結果、どうなるかというと・・・

画面に見えているもの以外にもコネクタやスイッチ関連がまだ未接続でコレ。
初期の部品配置をミスってGNDが未接続でコレ。
これはちょっと実用に耐えないのでやりなおし。ついでにコネクタ類をできるだけサイズダウンできるように変更することにする。

やり直しにやり直しを重ね、日々増える部品をなんとか削減し、何より使いやすいように作図からやり直し(ゼロからのやり直しではない)。

テストポイントをスルーホールで設けるとただでさえ苦労する裏側の配線に影響するため、表面実装品で検電しやすいものを探す。→ええのあるやん(HarwinのS2761-46Rなど)
SPIの配線になぜかテストポイントを設けていなかったので追加。
4.7uFのセラミックコンデンサ(100V/4.7uF)3個を、同じフットプリントで容量の大きい10uFのもの(75V/10uF)に変更することで個数を削減。
VESC互換のコネクタでそんなに優先度の高くないものを2.54mmPのもの(JST PH)から、1.0mmPのもの(JST SH)に変更。
シャント抵抗の位置を変更。

このシャント抵抗の位置変更は今まで既存の回路の丸パクリで実装していたため全然思いつきもしなかった。

一般的な回路ではローサイドMOSFETのソースとGNDの間に配置していて、だいたいどんなメーカーのものもこれに類する配置にしている。実際のところシャント抵抗はそれぞれの相の電流さえ測れればいいので、ハイサイドの上に設置しようが、ハイサイドとローサイドの中間に設置しようと変わらない。

5mm×6mmのMOSFETのピン位置の都合上、私のクソザコ回路設計技術ではローサイドの下にシャント抵抗を設置するとGNDに接続する線がどうしても細くなり確保しづらいので、今回はVESC6.6に倣ってUVW出力と直列に設置することにした。

基板製図やりなおしてみると、結構スッキリした。

ようやっと基板図面完成した！

結局基板サイズは100mm * 40mmとなり、2層基板では私が出せる力を振り絞ってもこれ以上の小型化はダメっぽかった・・・。4層基板でやるとおそらくもっと小型化が可能と思われる。しかしテストポイントもちょっと詰めすぎた感があるので、基板設計として成功しているのか失敗しているのかわからない・・・。